臺灣學術機構典藏系統 (Taiwan Academic Institutional Repository, TAIR)

	English \| 正體中文 \| 简体中文 \| 總筆數 :2823024
	造訪人次 : 30250898 線上人數 : 844 教育部委託研究計畫計畫執行:國立臺灣大學圖書館

搜尋範圍

進階搜尋

登入

管理

臺灣學術機構典藏系統 (Taiwan Academic Institutional Repository, TAIR)

關於TAIR
	計畫說明

瀏覽
	典藏機構
	作者
	題名
	日期
	統計圖表
	機構即時統計
	學術趨勢

消息
	2019臺灣學術機構典藏研討會
	機構典藏系統RC7版本已發佈

著作權
	出版社及期刊政策查詢
	TAIR著作權會議記錄

相關連結
	機構典藏計畫網站
	ROAR
	OpenDOAR
	SHERPA
	OAIster
	JAIRO
	Ira
	DSPACE
	RWWR
	臺大學術典藏NTU Scholars

"j ku"的相關文件

回到依作者瀏覽
依題名排序	依日期排序

顯示項目 1-3 / 3 (共1頁)
1
每頁顯示[10|25|50]項目

機構	日期	題名	作者
臺大學術典藏	2018-09-10T08:18:40Z	Signal/Power integrity modeling of high-speed memory modules using chip-package-board co-analysis	W.-D. Guo; Y.-H. Lin; H.-S. Chen; Y-C Lu; J. Hong; C.-H. Yu; A. Cheng; J. Chou; C.-J. Chang; J. Ku; T.-L. Wu; R.-B. Wu; H.-H. Chuang; YI-CHANG LU; TZONG-LIN WU; HSIN-SHU CHEN; RUEY-BEEI WU et al.
臺大學術典藏	2018-09-10T08:18:39Z	A broadband chip-level power-bus model feasible for power integrity chip-package co-design in high-speed memory circuits	H.-H. Chuang;C.-J. Hsu;J. Hong;C.-H. Yu;A. Cheng;J. Ku;T.-L. Wu; H.-H. Chuang; C.-J. Hsu; J. Hong; C.-H. Yu; A. Cheng; J. Ku; T.-L. Wu; TZONG-LIN WU
臺大學術典藏	2018-09-10T08:18:39Z	A broadband chip-level power-bus model feasible for power integrity chip-package co-design in high-speed memory circuits	H.-H. Chuang;C.-J. Hsu;J. Hong;C.-H. Yu;A. Cheng;J. Ku;T.-L. Wu; H.-H. Chuang; C.-J. Hsu; J. Hong; C.-H. Yu; A. Cheng; J. Ku; T.-L. Wu; TZONG-LIN WU

顯示項目 1-3 / 3 (共1頁)
1
每頁顯示[10|25|50]項目