| 國立交通大學 |
2014-12-13T10:30:53Z |
單晶片系統驗證之核心技術開發-總計畫(I)
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周景揚; JOU JING-YANG |
| 國立交通大學 |
2014-12-13T10:30:17Z |
應用於行動無線都會網路基頻傳收機系統晶片之核心技術開發-子計畫五：針對系統設計探索之單晶片網路系統設計平台之研究(I)
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周景揚; JOU JING-YANG |
| 國立交通大學 |
2014-12-13T10:29:55Z |
應用於行動無線都會網路基頻傳收機系統晶片之核心技術開發---子計畫五：針對系統設計探索之單晶片網路系統設計平台之研究(II)
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周景揚; JOU JING-YANG |
| 國立交通大學 |
2014-12-13T10:29:55Z |
單晶片系統驗證之核心技術開發---總計畫(II)
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周景揚; JOU JING-YANG |
| 國立交通大學 |
2014-12-13T10:29:36Z |
交大電子系周景揚教授參加國際標準組織會議
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周景揚; JOU JING-YANG |
| 國立交通大學 |
2014-12-13T10:29:21Z |
單晶片系統驗證之核心技術開發---子計畫二：針對單晶片系統界面協定之驗證(II)
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周景揚; JOU JING-YANG |
| 國立交通大學 |
2014-12-13T10:29:17Z |
單晶片系統之電腦輔助設計研究
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周景揚; JOU JING-YANG |
| 國立交通大學 |
2014-12-13T10:28:27Z |
單晶片系統驗證之核心技術開發---總計畫(III)
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周景揚; JOU JING-YANG |
| 國立交通大學 |
2014-12-13T10:28:26Z |
應用於行動無線都會網路基頻傳收機系統晶片之核心技術開發---子計畫五：針對系統設計探索之單晶片網路系統設計平台之研究(III)
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周景揚; JOU JING-YANG |
| 國立交通大學 |
2014-12-12T03:03:35Z |
硬體規格描述語言的觀察度分析以達成有效的功能驗證和錯誤診斷
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江泰盈; Jiang, Tai-Ying; 周景揚; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-12T02:43:22Z |
考慮執行緒平行度且快取記憶體資源並應用於通用 圖形處理器之執行緒排程演算法
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呂勁甫; Lu, Chin-Fu; 周景揚; 賴伯承; Jou, Jing-Yang; Lai, Bo-Cheng |
| 國立交通大學 |
2014-12-12T02:35:51Z |
在多核心系統中考慮動態隨機存取記憶體讀/寫特性以降低功率消耗之排程機制
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賴之彥; Lai, Chih-Yen; 周景揚; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-12T01:55:26Z |
應用設計空間探索於有限脈衝響應濾波器之硬體最佳化
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楊創任; Yang, Chuang-Ren; 周景揚; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-12T01:55:26Z |
針對通用圖形處理器上設計模糊類神經網路之架構導向執行緒配對方法
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曾浩原; Tseng, Hao-Yuan; 周景揚; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-12T01:55:26Z |
應用多重區域條件式成組縮放法於快速傅利葉轉換處理器之面積最小化技術
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陳柏霖; Chen, Po-Lin; 周景揚; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-12T01:46:35Z |
以靜態機率模型分析為基礎之應用於快速傅利葉轉換處理器設計的精度最佳化技術
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石銘恩; Shih, Ming-En; 周景揚; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-12T01:27:28Z |
晶片上連線設計與驗證之研究
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李耿維; Lee, Geeng-Wei; 周景揚; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-12T01:27:22Z |
考量島間傳遞延遲的分散式暫存器檔案架構之效能考量架構合成
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許婉玲; Hsu, Wan-Ling; 周景揚; 黃俊達; Jou, Jing-Yang; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:27:21Z |
高效能且低成本之可參數化快速傅利葉轉換硬體產生器
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王毓翔; Wang, Tu-Hsiang; 周景揚; 黃俊達; Jou, Jing-Yang; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:27:19Z |
應用於查找表式場域可程式化閘陣列之壓縮樹延遲最佳化合成演算法
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呂智宏; Lu, Jhih-Hong; 周景揚; 黃俊達; Jou, Jing-Yang; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:22:02Z |
在實體設計階段改善設計品質/診斷能力之方法
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吳孟臻; Wu, Meng-Chen; 周景揚; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-12T01:21:42Z |
利用延伸式有限狀態機來實現介面規格相符驗證之研究
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石哲華; Shih, Che-Hua; 周景揚; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-12T01:14:11Z |
應用於匯流排矩陣系統之仲裁器權重調整演算法
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陳匡緯; Chen, Kuang-Wei; 周景揚; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:48:25Z |
FSM-Based Formal Compliance Verification of Interface Protocols
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Shih, Che-Hua; Yang, Ya-Ching; Yen, Chia-Chih; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:41:16Z |
Hierarchical Architecture for Network-on-Chip Platform
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Lin, Liang-Yu; Lin, Huang-Kai; Wang, Cheng-Yeh; Van, Lan-Da; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:37:00Z |
ILP-Based Bitwidth-Aware Subexpression Sharing for Area Minimization in Multiple Constant Multiplication
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Lin, Bu-Ching; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:36:43Z |
Scalable Power Management Using Multilevel Reinforcement Learning for Multiprocessors
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Pan, Gung-Yu; Jou, Jing-Yang; Lai, Bo-Cheng |
| 國立交通大學 |
2014-12-08T15:36:34Z |
Probability-Based Static Scaling Optimization for Fixed Wordlength FFT Processors
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Lin, Bu-Ching; Shih, Ming-En; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:25:28Z |
Communication-driven task binding for multiprocessor with latency insensitive Network-on-Chip
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Lin, Liang-Yu; Wang, Cheng-Yeh; Huang, Pao-Jui; Chou, Chih-Chieh; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:25:28Z |
An observability measure to enhance statement coverage metric for proper evaluation of verification completeness
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Jiang, Tai-Ying; Liu, Chien-Nan Jimmy; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:24:50Z |
Multiple-Fault Diagnosis Using Faulty-Region Identification
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Tasi, Meng-Jai; Chao, Mango C. -T.; Jou, Jing-Yang; Wu, Meng-Chen |
| 國立交通大學 |
2014-12-08T15:24:37Z |
FSM-based transaction-level functional coverage for interface compliance verification
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Su, Man-Yun; Shih, Che-Hua; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:24:37Z |
A real-time and bandwidth guaranteed arbitration algorithm for SoC bus communication
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Chen, Chien-Hua; Lee, Geeng-Wei; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:24:33Z |
Thread Affinity Mapping for Irregular Data Access on Shared Cache GPGPU
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Kuo, Hsien-Kai; Chen, Kuan-Ting; Lai, Bo-Cheng Charles; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:22:04Z |
Performance-Driven Architectural Synthesis for Distributed Register-File Microarchitecture with Inter-Island Delay
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Huang, Juinn-Dar; Chen, Chia-I; Hsu, Wan-Ling; Lin, Yen-Ting; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:21:46Z |
Performance-Driven Architectural Synthesis for Distributed Register-File Microarchitecture Considering Inter-Island Delay
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Huang, Juinn-Dar; Chen, Chia-I; Hsu, Wan-Ling; Lin, Yen-Ting; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:21:44Z |
Design-for-Debug Layout Adjustment for FIB Probing and Circuit Editing
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Chen, Kuo-An; Chang, Tsung-Wei; Wu, Meng-Chen; Chao, Mango C. -T.; Jou, Jing-Yang; Chen, Sonair |
| 國立交通大學 |
2014-12-08T15:21:18Z |
Mixed Non-Rectangular Block Packing for Non-Manhattan Layout Architectures
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Wu, Meng-Chen; Chen, Hung-Ming; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:21:18Z |
Equivalence Checking of Scheduling with Speculative Code Transformations in High-Level Synthesis
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Lee, Chi-Hui; Shih, Che-Hua; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:16:40Z |
On-chip bus encoding for power minimization under delay constraint
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Lin, Tzu-Wei; Tu, Shang-Wei; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:15:41Z |
RLC coupling-aware simulation and on-chip bus encoding for delay reduction
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Tu, Shang-Wei; Chang, Yao-Wen; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:15:32Z |
An optimum algorithm for compacting error traces for efficient design error debugging
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Yen, Chia-Chih; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:15:02Z |
A tableless approach for high-level power modeling using neural networks
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Hsu, Chih-Yang; Hsieh, Wen-Tsan; Liu, Chien-Nan Jimmy; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:13:35Z |
Observability analysis on HDL descriptions for effective functional validation
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Jiang, Tai-Ying; Liu, Chien-Nan Jimmy; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:13:33Z |
Hybrid word-length optimization methods of pipelined FFT processors
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Wang, Cheng-Yeh; Kuo, Chih-Bin; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:11:01Z |
Verification of pin-accurate port connections
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Lee, Geeng-Wei; Huang, Juinn-Dar; Wang, Chun-Yao; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:10:04Z |
Accurate Rank Ordering of Error Candidates for Efficient HDL Design Debugging
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Jiang, Tai-Ying; Liu, Chien-Nan Jimmy; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:08:23Z |
A precise bandwidth control arbitration algorithm for hard real-time SoC buses
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Lin, Bu-Ching; Lee, Geeng-Wei; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:08:09Z |
Performance-Constrained Voltage Assignment in Multiple Supply Voltage SoC Floorplanning
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Wu, Meng-Chen; Lu, Ming-Ching; Chen, Hung-Ming; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:04:49Z |
A code generation algorithm of crosstalk-avoidance code with memory for low-power on-chip bus
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Cheng, Kuang-Chin; Jou, Jing-Yang |
