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机构 日期 题名 作者
國立交通大學 2014-12-08T15:39:16Z Simultaneous floorplan and buffer-block optimization Jiang, IHR; Chang, YW; Jou, JY; Chao, KY
國立交通大學 2014-12-08T15:37:25Z Special section on nanoelectronic circuits and systems - Guest editorial Wu, PCY; Zaghloul, ME; Jou, JY
國立交通大學 2014-12-08T15:37:24Z Efficient vector compaction methods for power estimation with consecutive sampling techniques Hsu, CY; Liu, CNJ; Jou, JY
國立交通大學 2014-12-08T15:27:41Z An iterative area/performance trade-off algorithm for LUT-based FPGA technology mapping Huang, JD; Jou, JY; Shen, WZ
國立交通大學 2014-12-08T15:27:39Z BDD based lambda set selection in Roth-Karp decomposition for LUT architecture Jiang, JH; Jou, JY; Huang, JD; Wei, JS
國立交通大學 2014-12-08T15:27:36Z A power modeling and characterization method for the CMOS standard cell library Lin, JY; Shen, WZ; Jou, JY
國立交通大學 2014-12-08T15:27:29Z A power modeling and characterization method for macrocells using structure information Lin, JY; Shen, WZ; Jou, JY
國立交通大學 2014-12-08T15:27:27Z Power driven partial scan Jou, JY; Nien, MC
國立交通大學 2014-12-08T15:27:20Z Compatible class encoding in hyper-function decomposition for FPGA synthesis Jiang, JHR; Jou, JY; Huang, JD
國立交通大學 2014-12-08T15:27:12Z Hierarchical floorplan design on the Internet Lin, JH; Jou, JY; Jiang, HR

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