|
English
|
正體中文
|
简体中文
|
總筆數 :0
|
|
造訪人次 :
50955592
線上人數 :
752
教育部委託研究計畫 計畫執行:國立臺灣大學圖書館
|
|
|
"jou jy"的相關文件
顯示項目 11-20 / 67 (共7頁)
<< < 1 2 3 4 5 6 7 > >>
每頁顯示[10|25|50]項目
| 國立交通大學 |
2014-12-08T15:44:59Z |
ALTO: An iterative area/performance tradeoff algorithm for LUT-based FPGA technology mapping
|
Huang, JD; Jou, JY; Shen, WZ |
| 國立交通大學 |
2014-12-08T15:44:51Z |
Crosstalk-driven interconnect optimization by simultaneous gate and wire sizing
|
Jiang, IHR; Chang, YW; Jou, JY |
| 國立交通大學 |
2014-12-08T15:44:35Z |
Delay-optimal technology mapping for hard-wired non-homogeneous FPGAs
|
Chuang, HH; Jou, JY; Shung, CB |
| 國立交通大學 |
2014-12-08T15:44:32Z |
A new method for constructing IP level power model based on power sensitivity
|
Huang, HL; Lin, JY; Shen, WZ; Jou, JY |
| 國立交通大學 |
2014-12-08T15:44:23Z |
Efficient coverage analysis metric for HDL design validation
|
Liu, CN; Jou, JY |
| 國立交通大學 |
2014-12-08T15:44:21Z |
Converter-free multiple-voltage scaling techniques for low-power CMOS digital design
|
Yeh, YJ; Kuo, SY; Jou, JY |
| 國立交通大學 |
2014-12-08T15:44:00Z |
Unified functional decomposition via encoding for FPGA technology mapping
|
Jiang, JH; Jou, JY; Huang, JD |
| 國立交通大學 |
2014-12-08T15:42:37Z |
On automatic-verification pattern generation for SoC with port-order fault model
|
Wang, CY; Tung, SW; Jou, JY |
| 國立交通大學 |
2014-12-08T15:42:08Z |
Bootstrap Monte Carlo with adaptive stratification for power estimation
|
Huang, HL; Jou, JY |
| 國立交通大學 |
2014-12-08T15:41:53Z |
An automorphic approach to verification pattern generation for SoC design verification using port-order fault model
|
Wang, CY; Tung, SW; Jou, JY |
顯示項目 11-20 / 67 (共7頁)
<< < 1 2 3 4 5 6 7 > >>
每頁顯示[10|25|50]項目
|
