English  |  正體中文  |  简体中文  |  總筆數 :0  
造訪人次 :  50955592    線上人數 :  752
教育部委託研究計畫      計畫執行:國立臺灣大學圖書館
 
臺灣學術機構典藏系統 (Taiwan Academic Institutional Repository, TAIR)
關於TAIR

瀏覽

消息

著作權

相關連結

"jou jy"的相關文件

回到依作者瀏覽
依題名排序 依日期排序

顯示項目 41-50 / 67 (共7頁)
<< < 1 2 3 4 5 6 7 > >>
每頁顯示[10|25|50]項目

機構 日期 題名 作者
國立交通大學 2014-12-08T15:26:47Z An improved AVPG algorithm for SoC design verification using port order fault model Wang, CY; Tung, SW; Jou, JY
國立交通大學 2014-12-08T15:26:45Z An efficient design-for-verification technique for HDLs Liu, CNJ; Chen, IL; Jou, JY
國立交通大學 2014-12-08T15:26:28Z Effective error diagnosis for RTL designs in HDLS Jiang, TY; Liu, CNJ; Jou, JY
國立交通大學 2014-12-08T15:26:21Z Improved vector compaction for power estimation with multi-sequence sampling technique Hsu, CY; Liu, CNJ; Jou, JY
國立交通大學 2014-12-08T15:26:15Z SOC design integration by using automatic interconnection rectification Wang, CY; Tung, SW; Jou, JY
國立交通大學 2014-12-08T15:26:11Z An automatic interconnection rectification technique for SoC design integration Wang, CY; Tung, SW; Jou, JY
國立交通大學 2014-12-08T15:26:11Z An efficient IP-Level power model for complex digital circuits Hsu, CY; Liu, CNJ; Jou, JY
國立交通大學 2014-12-08T15:26:04Z An efficient approach for error diagnosis in HDL design Shi, CH; Jou, JY
國立交通大學 2014-12-08T15:25:57Z RLC effects on worst-case switching pattern for on-chip buses Tu, SW; Jou, JY; Chang, YW
國立交通大學 2014-12-08T15:25:57Z An efficient approach for hierarchical submodule extraction Lin, YW; Jou, JY

顯示項目 41-50 / 67 (共7頁)
<< < 1 2 3 4 5 6 7 > >>
每頁顯示[10|25|50]項目