|
English
|
正體中文
|
简体中文
|
总笔数 :0
|
|
造访人次 :
51900713
在线人数 :
1081
教育部委托研究计画 计画执行:国立台湾大学图书馆
|
|
|
"liu shen iuan"的相关文件
显示项目 36-45 / 185 (共19页)
<< < 1 2 3 4 5 6 7 8 9 10 > >>
每页显示[10|25|50]项目
| 國立臺灣大學 |
2008 |
An All-Digital Fast-Locking Programmable DLL-Based Clock Generator
|
Liang, Chuan-Kang; Yang, Rong-Jyi; Liu, Shen-Iuan |
| 國立臺灣大學 |
2008 |
A 0.18-μm CMOS 1.25-Gbps Automatic-Gain-Control Amplifier
|
Wang, I-Hsin; Liu, Shen-Iuan |
| 國立臺灣大學 |
2008 |
40 Gb/s Transimpedance-AGC Amplifier and CDR Circuit for Broadband Data Receivers in 90 nm CMOS
|
Liao, Chih-Fan; Liu, Shen-Iuan |
| 國立臺灣大學 |
2008 |
A Jitter-Tolerance-Enhanced CDR Using a GDCO-Based Phase Detector
|
Liang, Che-Fu; Hwu, Sy-Chyuan; Liu, Shen-Iuan |
| 國立臺灣大學 |
2008 |
A 50.8–53-GHz Clock Generator Using a Harmonic-Locked PD in 0.13-μm CMOS
|
Lee, Chihun; Cho, Lan-Chou; Wu, Jia-Hao; Liu, Shen-Iuan |
| 國立臺灣大學 |
2008 |
A 3–8 GHz Delay-Locked Loop With Cycle Jitter Calibration
|
Chuang, Chi-Nan; Liu, Shen-Iuan |
| 國立臺灣大學 |
2008 |
10-Gb/s Inductorless CDRs With Digital Frequency Calibration
|
Liang, Che-Fu; Chu, Hong-Lin; Liu, Shen-Iuan |
| 國立臺灣大學 |
2008 |
A delay-locked loop with statistical background calibration
|
Kao, Shao-Ku; Liu, Shen-Iuan |
| 國立臺灣大學 |
2008 |
A 40-Gb/s CMOS serial-link receiver with adaptive equalization and clock/data recovery
|
Liao, Chih-Fan; Liu, Shen-Iuan |
| 國立臺灣大學 |
2008 |
An infinite phase shift delay-locked loop with voltage-controlled sawtooth delay line
|
Chen, Chao-Chyun; Liu, Shen-Iuan |
显示项目 36-45 / 185 (共19页)
<< < 1 2 3 4 5 6 7 8 9 10 > >>
每页显示[10|25|50]项目
|
