臺灣學術機構典藏系統 (Taiwan Academic Institutional Repository, TAIR)

	English \| 正體中文 \| 简体中文 \| 总笔数 :2831143
	造访人次 : 33149709 在线人数 : 1074 教育部委托研究计画计画执行:国立台湾大学图书馆

搜寻范围

进阶搜寻

登入

管理

臺灣學術機構典藏系統 (Taiwan Academic Institutional Repository, TAIR)

关于TAIR
	计画说明

浏览
	典藏机构
	作者
	题名
	日期
	统计图表
	机构即时统计
	学术趋势

消息
	2019臺灣學術機構典藏研討會
	機構典藏系統RC7版本已發佈

著作权
	出版社及期刊政策查询
	TAIR著作权会议记录

相关连结
	機構典藏計畫網站
	ROAR
	OpenDOAR
	SHERPA
	OAIster
	JAIRO
	Ira
	DSPACE
	RWWR
	臺大學術典藏NTU Scholars

"rong jyi yang"的相关文件

回到依作者浏览
依题名排序	依日期排序

显示项目 1-7 / 7 (共1页)
1
每页显示[10|25|50]项目

机构	日期	题名	作者
臺大學術典藏	2018-09-10T07:42:01Z	Loop latency reduction technique for all-digital clock and data recovery circuits	I-Fong Chen;Rong-Jyi Yang;Shen-Iuan Liu; I-Fong Chen; Rong-Jyi Yang; Shen-Iuan Liu; SHEN-IUAN LIU
臺大學術典藏	2018-09-10T07:08:32Z	An all-digital fast-locking programmable DLL-based clock generator	Chuan-Kang Liang; Rong-Jyi Yang; Shen-Iuan Liu; SHEN-IUAN LIU
臺大學術典藏	2018-09-10T05:27:03Z	A wide-range multiphase delay-locked loop using mixed-mode VCDLs	Rong-Jyi Yang; Shen-Iuan Liu; SHEN-IUAN LIU
臺大學術典藏	2018-09-10T05:27:03Z	A fully integrated 1.7-3.125 Gbps clock and data recovery circuit using a gated frequency detector	Rong-Jyi Yang; Shen-Iuan Liu; SHEN-IUAN LIU
臺大學術典藏	2018-09-10T04:59:17Z	Low jitter and multi-rate clock and data recovery circuit using a MSADLL for chip-to-chip interconnection	Hsiang-Hui Chang; Rong-Jyi Yang; Shen-Iuan Liu; SHEN-IUAN LIU
臺大學術典藏	2018-09-10T04:15:16Z	Gigahertz CMOS monolithic frequency synthesizer	Rong-Jyi Yang; Ming-Zhe Liu; Shen-Iuan Liu; SHEN-IUAN LIU
元智大學	2012-11-04	A Wide-Range All-Digital Delay-Locked Loop Using Fast-Lock Variable SAR Algorithm	Wei-Cheng Chen; Rong-Jyi Yang; Chia-Yu Yao; Chao-Chyun Chen

显示项目 1-7 / 7 (共1页)
1
每页显示[10|25|50]项目