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機構 日期 題名 作者
國立交通大學 2017-04-21T06:50:06Z A Subthreshold SRAM with Embedded Data-Aware Write-Assist and Adaptive Data-Aware Keeper Chiu, Yi-Wei; Hu, Yu-Hao; Zhao, Jun-Kai; Jou, Shyh-Jye; Chuang, Ching-Te
國立交通大學 2017-04-21T06:49:05Z A 28nm 36kb High Speed 6T SRAM with Source Follower PMOS Read and Bit-Line Under-Drive Hong, Chi-Hao; Chiu, Yi-Wei; Zhao, Jun-Kai; Jou, Shyh-Jye; Wang, Wen-Tai; Lee, Reed
國立交通大學 2017-04-21T06:48:56Z Subthreshold SRAM Macro Design with Pulse-Controlled Dynamic Voltage Scaling (PC-DVS) Zhao, Jun-Kai; Chiu, Yi-Wei; Jou, Shyh-Jye; Chu, Yuan-Hua
國立交通大學 2014-12-16T06:14:56Z SINGLE-ENDED SRAM WITH CROSS-POINT DATA-AWARE WRITE OPERATION Jou Shyh-Jye; Lin Jhih-Yu; Chuang Ching-Te; Tu Ming-Hsien; Chiu Yi-Wei
國立交通大學 2014-12-16T06:13:52Z Single-ended SRAM with cross-point data-aware write operation Jou Shyh-Jye; Lin Jhih-Yu; Chuang Ching-Te; Tu Ming-Hsien; Chiu Yi-Wei
國立交通大學 2014-12-16T06:13:48Z Static memory and memory cell thereof Jou Shyh-Jye; Tu Ming-Hsien; Hu Yu-Hao; Chuang Ching-Te; Chiu Yi-Wei
國立交通大學 2014-12-12T02:45:21Z 次臨界操作及低功率內嵌式靜態隨機存取記憶體設計與實現 邱奕瑋; Chiu, Yi-Wei; 周世傑; Jou, Shyh-Jye
國立交通大學 2014-12-08T15:46:21Z A reconfigurable MAC architecture implemented with mixed-V(t) standard cell library Wang, Li-Rong; Chiu, Yi-Wei; Hu, Chia-Lin; Tu, Ming-Hsien; Jou, Shyh-Jye; Lee, Chung-Len
國立交通大學 2014-12-08T15:36:49Z 40 nm Bit-Interleaving 12T Subthreshold SRAM With Data-Aware Write-Assist Chiu, Yi-Wei; Hu, Yu-Hao; Tu, Ming-Hsien; Zhao, Jun-Kai; Chu, Yuan-Hua; Jou, Shyh-Jye; Chuang, Ching-Te
國立交通大學 2014-12-08T15:36:13Z A 40 nm 0.32 V 3.5 MHz 11T Single-Ended Bit-Interleaving Subthreshold SRAM with Data-Aware Write-Assist Chiu, Yi-Wei; Hu, Yu-Hao; Tu, Ming-Hsien; Zhao, Jun-Kai; Jou, Shyh-Jye; Chuang, Ching-Te
國立交通大學 2014-12-08T15:30:03Z Design and Implementation of Dynamic Word-Line Pulse Write Margin Monitor for SRAM Wang, Shao-Cheng; Lin, Geng-Cing; Lin, Yi-Wei; Tsai, Ming-Chien; Chiu, Yi-Wei; Jou, Shyh-Jye; Chuang, Ching-Te; Lien, Nan-Chun; Shih, Wei-Chiang; Lee, Kuen-Di; Chu, Jyun-Kai

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