| 國立交通大學 |
2014-12-12T01:55:24Z |
具有模組選擇能力之延遲最佳化數位微流體生物晶片合成技術
|
劉廣正; Liu, Kuang-Chang; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:46:44Z |
考慮可退化複合型功能單元之延遲最佳化高階合成技術
|
王峻澤; Wang, Chun-Tze; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:46:44Z |
藉由擁擠感知區塊移動佈局之三維積體電路直通矽穿孔規劃演算法
|
黃崇羽; Huang Chung-Yu; 黃俊達; Huang Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:37:35Z |
應用於三維可程式化閘陣列之熱感知擺放演算法
|
許蜜祐; Hsu, Mi-yu; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:37:35Z |
為取得面積與延遲間較佳平衡之三維可程式邏輯閘陣列架構探索
|
李寶鑑; Lee, Bau-Cheng; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:37:34Z |
iLap: 三維積體電路上減少直通矽穿孔數目之迭代式層級感知分割演算法
|
劉揚翔; Liu, Yang-Hsiang; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:27:22Z |
分散式暫存器檔案架構之資料傳輸合成
|
林彥廷; Lin, Yen-Ting; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:27:22Z |
考量島間傳遞延遲的分散式暫存器檔案架構之效能考量架構合成
|
許婉玲; Hsu, Wan-Ling; 周景揚; 黃俊達; Jou, Jing-Yang; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:27:21Z |
高效能且低成本之可參數化快速傅利葉轉換硬體產生器
|
王毓翔; Wang, Tu-Hsiang; 周景揚; 黃俊達; Jou, Jing-Yang; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:27:20Z |
高效能之NAND型快閃記憶體控制器
|
高于翔; Kao, Yu-Hsiang; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:27:19Z |
應用於查找表式場域可程式化閘陣列之壓縮樹延遲最佳化合成演算法
|
呂智宏; Lu, Jhih-Hong; 周景揚; 黃俊達; Jou, Jing-Yang; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:27:13Z |
使用最少量緩衝器於延遲容忍系統中達成效能最佳化
|
何亞謙; Ho, Ya-Chien; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:23:18Z |
針對分散式暫存器架構之高階合成技術
|
陳嘉怡; Chen, Chia-I; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:14:03Z |
使用32位元低功率嵌入式處理器之高效能MP3解碼系統
|
辛威虢; Hsin, Wei-Kuo; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-12T01:14:02Z |
應用於處理器驗證之腳本導引的限制隨機樣本產生器
|
許瀚蔚; Hsu, Han-Wei; 黃俊達; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:48:25Z |
FSM-Based Formal Compliance Verification of Interface Protocols
|
Shih, Che-Hua; Yang, Ya-Ching; Yen, Chia-Chih; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:47:36Z |
Cycle-Time-Aware Sequential Way-Access Set-Associative Cache for Low Energy Consumption
|
Ting, Chih-Hui; Huang, Juinn-Dar; Kao, Yu-Hsiang |
| 國立交通大學 |
2014-12-08T15:47:29Z |
Low Power Multiplexer Tree Design Using Dynamic Propagation Path Control
|
Li, Nan-Shing; Huang, Juinn-Dar; Huang, Han-Jung |
| 國立交通大學 |
2014-12-08T15:41:11Z |
Efficient Two-Layered Cycle-Accurate Modeling Technique for Processor Family with Same Instruction Set Architecture
|
Chiang, Chien-De; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:37:00Z |
ILP-Based Bitwidth-Aware Subexpression Sharing for Area Minimization in Multiple Constant Multiplication
|
Lin, Bu-Ching; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:36:34Z |
Probability-Based Static Scaling Optimization for Fixed Wordlength FFT Processors
|
Lin, Bu-Ching; Shih, Ming-En; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:34:50Z |
Sample Preparation for Many-Reactant Bioassay on DMFBs using Common Dilution Operation Sharing
|
Liu, Chia-Hung; Chang, Hao-Han; Liang, Tung-Che; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:32:21Z |
Reactant and Waste Minimization in Multitarget Sample Preparation on Digital Microfluidic Biochips
|
Huang, Juinn-Dar; Liu, Chia-Hung; Lin, Huei-Shan |
| 國立交通大學 |
2014-12-08T15:30:08Z |
Reactant Minimization during Sample Preparation on Digital Microfluidic Biochips using Skewed Mixing Trees
|
Huang, Juinn-Dar; Liu, Chia-Hung; Chiang, Ting-Wei |
| 國立交通大學 |
2014-12-08T15:24:37Z |
FSM-based transaction-level functional coverage for interface compliance verification
|
Su, Man-Yun; Shih, Che-Hua; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:24:37Z |
A real-time and bandwidth guaranteed arbitration algorithm for SoC bus communication
|
Chen, Chien-Hua; Lee, Geeng-Wei; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:23:05Z |
Thermal-Aware Logic Block Placement for 3D FPGAs Considering Lateral Heat Dissipation
|
Huang, Juinn-Dar; Huang, Ya-Shih; Hsu, Mi-Yu; Chang, Han-Yuan |
| 國立交通大學 |
2014-12-08T15:22:04Z |
Performance-Driven Architectural Synthesis for Distributed Register-File Microarchitecture with Inter-Island Delay
|
Huang, Juinn-Dar; Chen, Chia-I; Hsu, Wan-Ling; Lin, Yen-Ting; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:21:46Z |
High-Performance NAND Flash Controller Exploiting Parallel Out-of-Order Command Execution
|
Kao, Yu-Hsiang; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:21:46Z |
Performance-Driven Architectural Synthesis for Distributed Register-File Microarchitecture Considering Inter-Island Delay
|
Huang, Juinn-Dar; Chen, Chia-I; Hsu, Wan-Ling; Lin, Yen-Ting; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:21:45Z |
Performance-Optimal Behavioral Synthesis with Degenerable Compound Functional Units
|
Huang, Juinn-Dar; Chen, Yi-Hang; Lin, Wan-Hsien |
| 國立交通大學 |
2014-12-08T15:21:19Z |
Layer-Aware Design Partitioning for Vertical Interconnect Minimization
|
Huang, Ya-Shih; Liu, Yang-Hsiang; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:21:19Z |
Architectural Synthesis Frameworks on Distributed Register-File Microarchitecture Family
|
Chen, Chia-I; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:21:18Z |
Throughput Optimization for Latency-Insensitive System with Minimal Queue Insertion
|
Huang, Juinn-Dar; Chen, Yi-Hang; Ho, Ya-Chien |
| 國立交通大學 |
2014-12-08T15:21:18Z |
Equivalence Checking of Scheduling with Speculative Code Transformations in High-Level Synthesis
|
Lee, Chi-Hui; Shih, Che-Hua; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:20:14Z |
CriAS: A Performance-Driven Criticality-Aware Synthesis Flow for On-Chip Multicycle Communication Architecture
|
Chen, Chia-I; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:20:13Z |
Simultaneous Data Transfer Routing and Scheduling for Interconnect Minimization in Multicycle Communication Architecture
|
Hong, Yu-Ju; Huang, Ya-Shih; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:16:33Z |
Input selection encoding for low power multiplexer tree
|
Chang, Hsiao-En; Huang, Juinn-Dar; Chen, Chia-I |
| 國立交通大學 |
2014-12-08T15:16:29Z |
Microarchitecture-aware floorplanning for processor performance optimization
|
Chen, Chi-Ying; Huang, Juinn-Dar; Chen, Hung-Ming |
| 國立交通大學 |
2014-12-08T15:11:46Z |
Communication Synthesis for Interconnect Minimization Targeting Distributed Register-File Microarchitecture
|
Huang, Juinn-Dar; Chen, Chia-I; Lin, Yen-Ting; Hsu, Wan-Ling |
| 國立交通大學 |
2014-12-08T15:11:01Z |
Verification of pin-accurate port connections
|
Lee, Geeng-Wei; Huang, Juinn-Dar; Wang, Chun-Yao; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:10:28Z |
Reducing Fault Dictionary Size for Million-Gate Large Circuits
|
Hong, Yu-Ru; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:10:02Z |
Low-power instruction cache architecture using pre-tag checking
|
Cheng, Shi-You; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:09:35Z |
Automatic Verification Stimulus Generation for Interface Protocols Modeled With Non-Deterministic Extended FSM
|
Shih, Che-Hua; Huang, Juinn-Dar; Jon, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:08:24Z |
Fault dictionary size reduction for million-gate large circuits
|
Hong, Yu-Ru; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:08:23Z |
A precise bandwidth control arbitration algorithm for hard real-time SoC buses
|
Lin, Bu-Ching; Lee, Geeng-Wei; Huang, Juinn-Dar; Jou, Jing-Yang |
| 國立交通大學 |
2014-12-08T15:08:10Z |
Communication Synthesis for Interconnect Minimization in Multicycle Communication Architecture
|
Huang, Ya-Shih; Hong, Yu-Ju; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:06:35Z |
A Hierarchical Criticality-Aware Architectural Synthesis Framework for Multicycle Communication
|
Chen, Chia-I; Huang, Juinn-Dar |
| 國立交通大學 |
2014-12-08T15:03:24Z |
A multicycle communication architecture and synthesis flow for global interconnect resource sharing
|
Huang, Wei-Sheng; Hong, Yu-Ru; Huang, Juinn-Dar; Huang, Ya-Shih |
