臺灣學術機構典藏系統 (Taiwan Academic Institutional Repository, TAIR)

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機構	日期	題名	作者
臺大學術典藏	2018-09-10T06:35:00Z	STI Mechanical Stress Induced Subthreshold Kink Effect of 40nm PD SOI NMOS Devices	J. B. kuo; M. Ma; C. T. Tsai; C. S. Yeh; D. Chen; JAMES-B KUO; I. Lin; V. Su
臺大學術典藏	2018-09-10T06:34:59Z	Narrow Band Gap Semiconductor	H. H. Lin; J. B. Kuo; JAMES-B KUO
臺大學術典藏	2018-09-10T06:34:59Z	Triple-Threshold Static Power Minimization Technique in High-Level Synthesis for Designing High-Speed Low-Power SOC Applications Using 90nm MTCMOS Technology	H. I. Chen;E. K. Loo;J. B. Kuo;M. J. Syrzycki; H. I. Chen; E. K. Loo; J. B. Kuo; M. J. Syrzycki; JAMES-B KUO
臺大學術典藏	2018-09-10T06:34:59Z	Triple-Threshold Static Power Minimization Technique in High-Level Synthesis for Designing High-Speed Low-Power SOC Applications Using 90nm MTCMOS Technology	H. I. Chen;E. K. Loo;J. B. Kuo;M. J. Syrzycki; H. I. Chen; E. K. Loo; J. B. Kuo; M. J. Syrzycki; JAMES-B KUO
臺大學術典藏	2018-09-10T06:02:16Z	Gate-Level Dual-Threshold Static Power Optimization Methodology (GDSPOM) Using Path-Based Static Timing Analysis (STA) Technique	B. Chung; J. B. Kuo; JAMES-B KUO
臺大學術典藏	2018-09-10T06:02:16Z	Analysis of Fringing Electric Field Related Capacitance Behavior of Narrow-Channel FD SOI NMOS Devices Using 3D Simulation	C. C. Chen; J. B. Kuo; K. W. Su; S. Liu; JAMES-B KUO
臺大學術典藏	2018-09-10T06:02:15Z	Partitioned gate tunnelling current model considering distributed effect for CMOS devices with ultra-thin (1 nm) gate oxide	C. H. Lin; J. B. KUO; K. W. Su; S. Liu; JAMES-B KUO
臺大學術典藏	2018-09-10T06:02:15Z	Gate capacitances behavior of nanometer FD SOI CMOS devices with HfO2 high-k gate dielectric considering vertical and fringing displacement effects using 2-D simulation	Y. S. Lin; C. H. Lin; J. B. Kuo; K. W. Su; JAMES-B KUO
臺大學術典藏	2018-09-10T06:02:15Z	Analysis of the gate-source/drain capacitance behavior of a narrow-channel FD SOINMOS device considering the 3-D fringing capacitances using 3-D simulation	C. C. Chen; J. B. Kuo; K. W. Su,; S. Liu; JAMES-B KUO
臺大學術典藏	2018-09-10T06:02:15Z	Gate-Level Dual-Threshold Static Power Optimization Methodology (GDSPOM) for Designing High-Speed Low-Power SOC Applications Using 90nm MTCMOS Technology	B. Chung; J. B. Kuo; JAMES-B KUO

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