臺灣學術機構典藏系統 (Taiwan Academic Institutional Repository, TAIR)

	English \| 正體中文 \| 简体中文 \| 總筆數 :0
	造訪人次 : 50699858 線上人數 : 328 教育部委託研究計畫計畫執行:國立臺灣大學圖書館

搜尋範圍

進階搜尋

登入

管理

臺灣學術機構典藏系統 (Taiwan Academic Institutional Repository, TAIR)

關於TAIR
	計畫說明

瀏覽
	典藏機構
	作者
	題名
	日期
	統計圖表
	機構即時統計
	學術趨勢

消息
	2019臺灣學術機構典藏研討會
	機構典藏系統RC7版本已發佈

著作權
	出版社及期刊政策查詢
	TAIR著作權會議記錄

相關連結
	機構典藏計畫網站
	ROAR
	OpenDOAR
	SHERPA
	OAIster
	JAIRO
	Ira
	DSPACE
	RWWR
	臺大學術典藏NTU Scholars

"y p chen"的相關文件

回到依作者瀏覽
依題名排序	依日期排序

顯示項目 21-30 / 31 (共4頁)
<< < 1 2 3 4 > >>
每頁顯示[10|25|50]項目

機構	日期	題名	作者
國立中山大學	2002	Design of an inter-plane circuit for clocked PLAs	C.C. Wang;Y.H. Hsueh;Y.T. Chien;Y.P. Chen
國立中山大學	2002	Bulk polymerization of styrene and 4-methylstyrene with Cp*Ti(OBu) 3 /MAO/TIBA Catalyst	Y.P. Chen;J.L. Hong
國立中山大學	2001-09	An area-saving 3-dimensional decoder structure for ROMs	C.C. Wang;Y.H. Hsueh;Y.P. Chen
亞洲大學	2001-01	A Theoretical Aspect of a Stochastic Sketching for Global Optimization	J.T. Horng;Y.P. Chen;C.Y. Kao
國立中山大學	2000-11	Design of an inner-product processor for hardware realization of multi-valued exponential bidirectional associative memory	C.C. Wang;C.J. Huang; Y.P. Chen
國立中山大學	2000-06	A practical load-optimized VCO design for low-jitter 5V 500 MHz digital phase-locked loop	C.C. Wang;Y.T. Chien;Y.P. Chen
國立中山大學	2000-05	Design of an inter-plane circuit for clocked PLAs	C.C. Wang;Y.T. Chien;Y.P. Chen
國立中山大學	2000	Design of an inner-product processor for hardware realization of multi-valued exponential bidirectional associative memory	C.C. Wang;C.J. Huang;Y.P. Chen
國立中山大學	2000	A practical load-optimized VCO design for low-jitter 5V 500 MHz digital phase-locked loop	C.C. Wang;Y.T. Chien;Y.P. Chen
國立中山大學	1999-06	A practical load-optimized VCO design for low-jitter 5V 500 MHz digital phase-locked loop	C.C. Wang;Y.T. Chien;Y.P. Chen

顯示項目 21-30 / 31 (共4頁)
<< < 1 2 3 4 > >>
每頁顯示[10|25|50]項目