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机构 日期 题名 作者
臺大學術典藏 2018-09-10T09:48:08Z Escape routing for staggered-pin-array PCBs Lee, H.-C.; Chang, Y.-W.; YAO-WEN CHANG; Ho, Y.-K.; Ho, Y.-K.;Lee, H.-C.;Chang, Y.-W.
臺大學術典藏 2018-09-10T09:48:08Z ECO optimization using metal-configurable gate-array spare cells Chang, H.-Y.;Jiang, I.H.-R.;Chang, Y.-W.; Chang, H.-Y.; Jiang, I.H.-R.; Chang, Y.-W.; YAO-WEN CHANG
臺大學術典藏 2018-09-10T09:48:08Z Double patterning lithography-aware analog placement Chien, H.-C.C.;Ou, H.-C.;Chen, T.-C.;Kuan, T.-Y.;Chang, Y.-W.; Chien, H.-C.C.; Ou, H.-C.; Chen, T.-C.; Kuan, T.-Y.; Chang, Y.-W.; YAO-WEN CHANG
臺大學術典藏 2018-09-10T09:48:08Z Coupling-Aware length-ratio-matching routing for capacitor arrays in analog integrated circuits Ho, K.-H.;Ou, H.-C.;Chang, Y.-W.;Tsao, H.-F.; Ho, K.-H.; Ou, H.-C.; Chang, Y.-W.; Tsao, H.-F.; YAO-WEN CHANG
臺大學術典藏 2018-09-10T09:48:08Z An efficient and effective analytical placer for FPGAs YAO-WEN CHANG; Chang, Y.-W.; Banerjee, P.; Lin, T.-H.; Lin, T.-H.;Banerjee, P.;Chang, Y.-W.
臺大學術典藏 2018-09-10T09:48:07Z Stitch-aware routing for multiple e-beam lithography Fang, S.-Y.;Liu, I.-J.;Chang, Y.-W.; Fang, S.-Y.; Liu, I.-J.; Chang, Y.-W.; YAO-WEN CHANG
臺大學術典藏 2018-09-10T09:48:07Z Layer minimization in escape routing for staggered-pin-array PCBs Ho, Y.-K.;Shih, X.-W.;Chang, Y.-W.;Cheng, C.-K.; Ho, Y.-K.; Shih, X.-W.; Chang, Y.-W.; Cheng, C.-K.; YAO-WEN CHANG
臺大學術典藏 2018-09-10T09:48:07Z TSV-aware analytical placement for 3-D IC designs based on a novel weighted-average wirelength model Hsu, M.-K.;Balabanov, V.;Chang, Y.-W.; Hsu, M.-K.; Balabanov, V.; Chang, Y.-W.; YAO-WEN CHANG
臺大學術典藏 2018-09-10T09:48:07Z Technical perspective: Circuit placement challenges Chang, Y.-W.; Chang, Y.-W.; YAO-WEN CHANG
臺大學術典藏 2018-09-10T09:48:07Z Symmetrical buffered clock-tree synthesis with supply-voltage alignment Shih, X.-W.;Hsu, T.-H.;Lee, H.-C.;Chang, Y.-W.;Chao, K.-Y.; Shih, X.-W.; Hsu, T.-H.; Lee, H.-C.; Chang, Y.-W.; Chao, K.-Y.; YAO-WEN CHANG

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