| 國立交通大學 |
2016-03-28T00:05:45Z |
iTimerC 2.0: Fast Incremental Timing and CPPR Analysis
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Lee, Pei-Yu; Jiang, Iris Hui-Ru; Li, Cheng-Ruei; Chiu, Wei-Lun; Yang, Yu-Ming |
| 國立交通大學 |
2015-11-26T00:55:31Z |
針對奈米積體電路之時序分析與最佳化
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楊喻名; Yang, Yu-Ming; 江蕙如; Jiang, Iris Hui-Ru |
| 國立交通大學 |
2015-07-21T11:21:09Z |
Efficient Coverage-Driven Stimulus Generation Using Simultaneous SAT Solving, with Application to SystemVerilog
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Cheng, An-Che; Yen, Chia-Chih (Jack); Val, Celina G.; Bayless, Sam; Hu, Alan J.; Jiang, Iris Hui-Ru; Jou, Jing-Yang |
| 國立交通大學 |
2015-07-21T08:29:41Z |
Machine-Learning-Based Hotspot Detection Using Topological Classification and Critical Feature Extraction
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Yu, Yen-Ting; Lin, Geng-He; Jiang, Iris Hui-Ru; Chiang, Charles |
| 國立交通大學 |
2014-12-16T06:15:20Z |
METHOD FOR ANALOG PLACEMENT AND GLOBAL ROUTING CONSIDERING WIRING SYMMETRY
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JIANG Iris Hui-Ru; YANG Yu-Ming |
| 國立交通大學 |
2014-12-16T06:14:09Z |
Method for analog placement and global routing considering wiring symmetry
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Jiang Iris Hui-Ru; Yang Yu-Ming |
| 國立交通大學 |
2014-12-13T10:51:51Z |
單晶片系統驗證之核心技術開發---子計畫四：單晶片系統設計流程之實體驗證(III)
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:51:11Z |
後次微米時代新興電子設計自動化技術之研究----子計畫二：整合性低耗電管理之技術開發(I)
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:48:43Z |
後次微米時代新興電子設計自動化技術之研究---子計畫二：整合性低耗電管理之技術開發(II)
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:48:01Z |
新興電子設計自動化之應用：一個智慧型配電網路最佳化平台
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:45:59Z |
後次微米時代新興電子設計自動化技術之研究---子計畫二：整合性低耗電管理之技術開發(III)
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:43:39Z |
以資料分析為導向之新型態電子設計自動化研究---子計畫四：多選擇策略之製程熱點偵測( I )
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:43:00Z |
平行運算電子設計自動化技術研究-子計畫四：設計變更平行最佳化( I )
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:41:37Z |
平行運算電子設計自動化技術研究-子計畫四：設計變更平行最佳化(2/3)
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:41:31Z |
前瞻設計變更核心技術之開發
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:36:37Z |
前瞻設計變更核心技術之開發
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:31:03Z |
平行運算電子設計自動化技術研究---子計畫四：設計變更平行最佳化( III )
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:30:52Z |
單晶片系統驗證之核心技術開發-子計畫四：單晶片系統設計流程之實體驗證(I)
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-13T10:29:17Z |
單晶片系統驗證之核心技術開發---子計畫四：單晶片系統設計流程之實體驗證(II)
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江蕙如; Jiang Iris Hui-Ru |
| 國立交通大學 |
2014-12-12T02:43:21Z |
使用動態邊界與元件合併移除時序分析中共同路徑悲觀性之研究
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張育維; Chang, Yu-Wei; 江蕙如; Jiang, Iris Hui-Ru |
| 國立交通大學 |
2014-12-12T02:43:17Z |
使用定位同步技術之非同步電路自動化流程設計
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蔡廷南; Tsai, Ting-Nan; 江蕙如; Jiang, Iris Hui-Ru |
| 國立交通大學 |
2014-12-12T02:32:19Z |
基於多學習機器之製程熱點檢測
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林耕禾; Lin, Geng-He; 江蕙如; Jiang, Iris Hui-Ru |
| 國立交通大學 |
2014-12-12T01:37:47Z |
適用於三維積體電路之線性規劃
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梅宗菀; Mei, Tsung-Wan; 江蕙如; Jiang, Iris Hui-Ru |
| 國立交通大學 |
2014-12-08T15:47:58Z |
Configurable Rectilinear Steiner Tree Construction for SoC and Nano Technologies
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Jiang, Iris Hui-Ru; Yu, Yen-Ting |
| 國立交通大學 |
2014-12-08T15:47:56Z |
Power-State-Aware Buffered Tree Construction
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Jiang, Iris Hui-Ru; Wu, Ming-Hua |
| 國立交通大學 |
2014-12-08T15:45:55Z |
UNIFICATION OF OBSTACLE-AVOIDING RECTILINEAR STEINER TREE CONSTRUCTION
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Jiang, Iris Hui-Ru; Lin, Shung-Wei; Yu, Yen-Ting |
| 國立交通大學 |
2014-12-08T15:38:42Z |
Live Demo: ECOS 1.0: A Metal-Only ECO Synthesizer
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Jiang, Iris Hui-Ru; Chang, Hua-Yu |
| 國立交通大學 |
2014-12-08T15:36:24Z |
PushPull: Short-Path Padding for Timing Error Resilient Circuits
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Yang, Yu-Ming; Jiang, Iris Hui-Ru; Ho, Sung-Ting |
| 國立交通大學 |
2014-12-08T15:34:50Z |
The Overview of 2013 CAD Contest at ICCAD
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Jiang, Iris Hui-Ru; Li, Zhuo; Wang, Hwei-Tseng; Viswanathan, Natarajan |
| 國立交通大學 |
2014-12-08T15:33:12Z |
Machine-Learning-Based Hotspot Detection Using Topological Classification and Critical Feature Extraction
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Yu, Yen-Ting; Lin, Geng-He; Jiang, Iris Hui-Ru; Chiang, Charles |
| 國立交通大學 |
2014-12-08T15:30:08Z |
Opening: Introduction to CAD Contest at ICCAD 2012 CAD Contest
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Jiang, Iris Hui-Ru; Li, Zhuo; Li, Yih-Lang |
| 國立交通大學 |
2014-12-08T15:29:33Z |
Pulsed-Latch Replacement Using Concurrent Time Borrowing and Clock Gating
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Chang, Chih-Long; Jiang, Iris Hui-Ru |
| 國立交通大學 |
2014-12-08T15:28:32Z |
Generic Integer Linear Programming Formulation for 3D IC Partitioning
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Lee, Wan-Yu; Jiang, Iris Hui-Ru; Mei, Tsung-Wan |
| 國立交通大學 |
2014-12-08T15:28:29Z |
Timing ECO Optimization Via Bezier Curve Smoothing and Fixability Identification
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Chang, Hua-Yu; Jiang, Iris Hui-Ru; Chang, Yao-Wen |
| 國立交通大學 |
2014-12-08T15:28:24Z |
Accurate Process-Hotspot Detection Using Critical Design Rule Extraction
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Yu, Yen-Ting; Chan, Ya-Chung; Sinha, Subarna; Jiang, Iris Hui-Ru; Chiang, Charles |
| 國立交通大學 |
2014-12-08T15:23:44Z |
POSA: Power-State-Aware Buffered Tree Construction
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Jiang, Iris Hui-Ru; Wu, Ming-Hua |
| 國立交通大學 |
2014-12-08T15:23:14Z |
GENERIC INTEGER LINEAR PROGRAMMING FORMULATION FOR 3D IC PARTITIONING
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Jiang, Iris Hui-Ru |
| 國立交通大學 |
2014-12-08T15:23:05Z |
Novel Pulsed-Latch Replacement Based on Time Borrowing and Spiral Clustering
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Chang, Chih-Long; Jiang, Iris Hui-Ru; Yang, Yu-Ming; Tsai, Evan Yu-Wen; Chen, Aki Sheng-Hua |
| 國立交通大學 |
2014-12-08T15:22:17Z |
WiT: Optimal Wiring Topology for Electromigration Avoidance
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Jiang, Iris Hui-Ru; Chang, Hua-Yu; Chang, Chih-Long |
| 國立交通大學 |
2014-12-08T15:22:06Z |
Reliability-Driven Power/Ground Routing for Analog ICs
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Lin, Jing-Wei; Ho, Tsung-Yi; Jiang, Iris Hui-Ru |
| 國立交通大學 |
2014-12-08T15:21:55Z |
ECOS: Stable Matching Based Metal-Only ECO Synthesis
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Jiang, Iris Hui-Ru; Chang, Hua-Yu |
| 國立交通大學 |
2014-12-08T15:21:26Z |
INTEGRA: Fast Multibit Flip-Flop Clustering for Clock Power Saving
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Jiang, Iris Hui-Ru; Chang, Chih-Long; Yang, Yu-Ming |
| 國立交通大學 |
2014-12-08T15:21:18Z |
3DICE: 3D IC Cost Evaluation Based on Fast Tier Number Estimation
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Chan, Cheng-Chi; Yu, Yen-Ting; Jiang, Iris Hui-Ru |
| 國立交通大學 |
2014-12-08T15:20:29Z |
Recent Research Development in Metal-Only ECO
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Tan, Chuan-Yao; Jiang, Iris Hui-Ru |
| 國立交通大學 |
2014-12-08T15:19:35Z |
VIFI-CMP: Variability-Tolerant Chip-Multiprocessors for Throughput and Power
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Lee, Wan-Yu; Jiang, Iris Hui-Ru |
| 國立交通大學 |
2014-12-08T15:19:20Z |
Matching-Based Minimum-Cost Spare Cell Selection for Design Changes
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Jiang, Iris Hui-Ru; Chang, Hua-Yu; Chang, Liang-Gi; Hung, Huang-Bi |
| 國立交通大學 |
2014-12-08T15:04:51Z |
Topology generation and floorplanning for low power application-specific Network-on-Chips
|
Lee, Wan-Yu; Jiang, Iris Hui-Ru |
| 國立成功大學 |
2012-01 |
Reliability-Driven Power/Ground Routing for Analog ICs
|
Lin, Jing-Wei; Ho, Tsung-Yi; Jiang, Iris Hui-Ru |
| 國立臺灣大學 |
2006 |
Reliable crosstalk-driven interconnect optimization
|
Jiang, Iris Hui-Ru; Pan, Song-Ra; Chang, Yao-Wen; Jou, Jing-Yang |
| 國立臺灣大學 |
2004 |
Simultaneous Floorplan and Buffer-Block Optimization
|
Jiang, Iris Hui-Ru; Chang, Yao-Wen; Jou, Jing-Yang; Chao, Kai-Yuan |
