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機構 日期 題名 作者
國立交通大學 2014-12-08T15:47:21Z On circuit clustering for area/delay tradeoff under capacity and pin constraints Huang, JD; Jou, JY; Shen, WZ; Chuang, HH
國立交通大學 2014-12-08T15:46:14Z A structure-oriented power modeling technique for macrocells Lin, JY; Shen, WZ; Jou, JY
國立交通大學 2014-12-08T15:46:03Z Internet-based hierarchical floorplan design Lin, JH; Jou, JY; Jiang, IHR
國立交通大學 2014-12-08T15:45:37Z On computing the minimum feedback vertex set of a directed graph by contraction operations Lin, HM; Jou, JY
國立交通大學 2014-12-08T15:45:10Z An automatic controller extractor for HDL descriptions at the RTL Liu, CNJ; Jou, JY
國立交通大學 2014-12-08T15:44:59Z ALTO: An iterative area/performance tradeoff algorithm for LUT-based FPGA technology mapping Huang, JD; Jou, JY; Shen, WZ
國立交通大學 2014-12-08T15:44:51Z Crosstalk-driven interconnect optimization by simultaneous gate and wire sizing Jiang, IHR; Chang, YW; Jou, JY
國立交通大學 2014-12-08T15:44:35Z Delay-optimal technology mapping for hard-wired non-homogeneous FPGAs Chuang, HH; Jou, JY; Shung, CB
國立交通大學 2014-12-08T15:44:32Z A new method for constructing IP level power model based on power sensitivity Huang, HL; Lin, JY; Shen, WZ; Jou, JY
國立交通大學 2014-12-08T15:44:23Z Efficient coverage analysis metric for HDL design validation Liu, CN; Jou, JY

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